| clk | Link_Reg | [Port] |
| Data_one | Link_Reg | [Port] |
| Data_out | Link_Reg | [Port] |
| Data_sz | Link_Reg | [Generic] |
| Data_two | Link_Reg | [Port] |
| ect | ar_Link_Reg | [Signal] |
| empty | Link_Reg | [Port] |
| etat | ar_Link_Reg | [Type] |
| FIFO_Config | Link_Reg | [Package] |
| flag_RE | Link_Reg | [Port] |
| flag_WR | Link_Reg | [Port] |
| IEEE | Link_Reg | [Library] |
| numeric_std | Link_Reg | [Package] |
| PROCESS_35(clk, raz) | ar_Link_Reg | [Process] |
| raz | Link_Reg | [Port] |
| std_logic_1164 | Link_Reg | [Package] |